AMD EPYC «Venice» a fondo: Zen 6, hasta 256 núcleos y una nueva generación de servidores

La evolución de los centros de datos está entrando en una etapa especialmente exigente, marcada por el crecimiento de la inteligencia artificial, la necesidad de procesar volúmenes de información cada vez mayores y unas limitaciones energéticas y económicas que obligan a replantear las infraestructuras tradicionales. En este escenario, AMD EPYC 9006 «Venice» representa un nuevo paso en la evolución de los procesadores para servidores, una categoría de hardware cuyo papel resulta fundamental para responder a estas necesidades y que está adquiriendo todavía más relevancia con la expansión de las cargas de trabajo asociadas a la IA.

Con esta sexta generación de procesadores EPYC, AMD introduce las arquitecturas Zen 6 y Zen 6c, fabricadas mediante un proceso de 2 nanómetros, y lleva la densidad de procesamiento hasta los 256 núcleos y 512 hilos por procesador. Sin embargo, las novedades van mucho más allá del aumento de potencia de cálculo. La compañía ha renovado la organización interna de sus chips, ampliado las capacidades de memoria y conectividad, incorporado nuevas tecnologías de seguridad y desarrollado distintas configuraciones para responder a las necesidades de los entornos empresariales, la computación de alto rendimiento y las infraestructuras de inteligencia artificial.

La nueva familia EPYC «Venice» refleja, además, una evolución en la manera de abordar el diseño de los servidores, donde el rendimiento debe ir acompañado de una utilización más eficiente de la energía, la memoria y los recursos disponibles. El objetivo ya no consiste únicamente en aumentar la capacidad de procesamiento, sino en hacerlo de una forma sostenible desde el punto de vista operativo y económico, permitiendo a las organizaciones ampliar sus infraestructuras sin multiplicar proporcionalmente sus costes. Una transformación que merece analizarse tanto desde sus avances arquitectónicos como desde las posibilidades que abre para la próxima generación de centros de datos.

Zen 6 y Zen 6c: las arquitecturas que impulsan Venice

La sexta generación de AMD EPYC se apoya en dos variantes de una misma arquitectura, Zen 6 y Zen 6c, que comparten buena parte de sus fundamentos técnicos, pero responden a necesidades diferentes. Mientras que Zen 6 prioriza el rendimiento por núcleo y la reducción de latencias, Zen 6c apuesta por maximizar la densidad de procesamiento y el rendimiento multihilo por socket. Ambas incorporan mejoras en la predicción de saltos, la ejecución de instrucciones, la gestión de memoria y las operaciones de coma flotante, además de ampliar las capacidades para cargas de inteligencia artificial mediante nuevas instrucciones y un mayor rendimiento en operaciones INT8 y FP16.

Uno de los cambios más importantes se encuentra en la organización de los chiplets de procesamiento, fabricados mediante el nodo de 2 nanómetros de TSMC. En Zen 6, cada CCD pasa de los ocho núcleos de Zen 5 a 12 núcleos y 24 hilos, acompañados por 48 MB de caché L3 compartida, frente a los 32 MB anteriores. Se mantiene así una proporción de 4 MB de caché L3 por núcleo, mientras que la frecuencia máxima anunciada aumenta de 5 a 5,3 GHz. Esta configuración permite incrementar la capacidad de cálculo de cada chiplet sin renunciar a las características de rendimiento y latencia que necesitan las aplicaciones más exigentes.

El salto resulta todavía más acusado en Zen 6c, cuya configuración duplica los 16 núcleos de Zen 5c para alcanzar 32 núcleos y 64 hilos por CCD. La caché L3 experimenta una transformación igualmente significativa, al pasar de 32 a 128 MB por chiplet, lo que cuadruplica su capacidad y eleva la cantidad disponible por núcleo de 2 a 4 MB. A estos avances se suma una frecuencia máxima de 4,1 GHz, frente a los 3,7 GHz de la generación anterior. La combinación de una mayor densidad de núcleos, más memoria caché y mejoras en la eficiencia de ejecución permite aumentar considerablemente el potencial de procesamiento de las configuraciones orientadas a grandes despliegues.

Las mejoras no se limitan al incremento de núcleos y frecuencias. Según las pruebas facilitadas por AMD, Zen 6c ofrece aproximadamente un 20 % más de rendimiento en cargas empresariales y de servidores cloud, y hasta un 31 % en las cargas de IA evaluadas, trabajando a frecuencias equivalentes. Estas comparaciones enfrentan configuraciones de 16 núcleos distribuidos en dos chiplets de la generación anterior con otros 16 integrados en un único chiplet Zen 6c, una diferencia organizativa que también influye en los resultados. En cualquier caso, los avances arquitectónicos constituyen la base sobre la que AMD ha desarrollado una familia de procesadores que busca combinar capacidad de cálculo, escalabilidad y eficiencia para distintos tipos de infraestructura.

Una familia de procesadores para diferentes necesidades

La sexta generación de AMD EPYC no responde a un único modelo de servidor ni a unas necesidades de procesamiento homogéneas. Las grandes plataformas de computación en la nube, los sistemas empresariales, los entornos de computación científica y las infraestructuras de inteligencia artificial presentan exigencias muy diferentes en términos de rendimiento, densidad, memoria, conectividad y consumo energético. Para responder a esta diversidad, AMD ha desarrollado una familia de procesadores que comparte las arquitecturas Zen 6 y Zen 6c, pero introduce importantes diferencias en su configuración y en las características de las plataformas que los acompañan.

Esta estrategia se materializa en cuatro propuestas: EPYC Venice SP7, Venice SP8, Venice-X y Verano. Las dos primeras ofrecen diferentes equilibrios entre capacidad de procesamiento, memoria y conectividad; Venice-X apuesta por una cantidad extraordinaria de memoria caché para determinadas cargas especializadas, mientras que Verano introduce un diseño específico para mejorar la eficiencia energética y el movimiento de datos en infraestructuras de IA. Lejos de limitarse a ofrecer procesadores con diferentes cantidades de núcleos, AMD adapta también la arquitectura interna, las interfaces y la organización de la memoria a cada escenario de utilización.

AMD EPYC Venice SP7: máxima densidad y capacidad de procesamiento

EPYC Venice SP7 representa la propuesta de mayor capacidad de procesamiento de esta nueva generación, y está diseñada para sistemas que necesitan concentrar una elevada cantidad de recursos informáticos en cada servidor. Su configuración más ambiciosa incorpora ocho chiplets Zen 6c, con 32 núcleos cada uno, para alcanzar los 256 núcleos y 512 hilos por procesador. La plataforma también admite configuraciones basadas en Zen 6, con hasta 96 núcleos y 192 hilos, orientadas a aplicaciones que necesitan un mayor rendimiento por núcleo y frecuencias más elevadas. Esta flexibilidad permite abordar cargas de trabajo con necesidades muy distintas sin abandonar una misma familia de plataforma.

El incremento de densidad adquiere especial relevancia en grandes infraestructuras cloud, entornos de virtualización y centros de datos que ejecutan simultáneamente numerosos servicios. Disponer de más núcleos por socket puede facilitar la consolidación de máquinas virtuales y contenedores, aumentar la capacidad de procesamiento instalada y reducir el número de servidores físicos necesarios para determinadas cargas. Sin embargo, aprovechar estas ventajas también exige proporcionar suficiente memoria y ancho de banda para alimentar a los núcleos, evitando que el subsistema de memoria se convierta en un cuello de botella. Por eso, SP7 incorpora 16 canales DDR5, con soporte para módulos MRDIMM de segunda generación y un ancho de banda teórico de hasta 1,6 TB/s por socket.

La plataforma utiliza un nuevo socket de 76 × 80 milímetros y contempla configuraciones de uno o dos procesadores, con una capacidad de alimentación de hasta 600 vatios por socket. También incorpora conectividad PCIe 6.0 y compatibilidad con CXL 3.1, ampliando las posibilidades de conexión con aceleradores, almacenamiento y dispositivos de expansión de memoria. El resultado es una plataforma concebida para maximizar el rendimiento y la capacidad de procesamiento por servidor, aunque su aprovechamiento dependerá tanto del software utilizado como de las condiciones energéticas, térmicas y económicas de cada instalación.

Principales especificaciones de AMD EPYC Venice SP7:

• Arquitecturas Zen 6 y Zen 6c, fabricadas en 2 nm.
• Hasta 256 núcleos y 512 hilos con Zen 6c.
• Hasta 96 núcleos y 192 hilos con Zen 6.
• Hasta ocho chiplets de procesamiento.
• 16 canales de memoria DDR5, con soporte RDIMM y MRDIMM.
• Memoria DDR5-8000 y MRDIMM de hasta 12,8 GT/s.
• Hasta 8 TB de memoria por socket con módulos compatibles de 512 GB.
• Hasta 96 líneas PCIe 6.0 en configuraciones de un socket.
• Compatibilidad con CXL 3.1.
• Configuraciones de uno o dos sockets.
• Socket SP7 de 76 × 80 mm y TDP máximo de 600 W.

AMD EPYC Venice SP8: equilibrio entre rendimiento, memoria y conectividad

Con EPYC Venice SP8, AMD introduce una alternativa que prioriza la flexibilidad de configuración y la conectividad, renunciando a parte de la densidad máxima de SP7 para adaptarse a otras necesidades de infraestructura. Su socket es más compacto, con unas dimensiones de 62,5 × 80 milímetros, y contempla un TDP máximo de 400 vatios. Las configuraciones basadas en Zen 6c alcanzan los 128 núcleos y 256 hilos mediante cuatro chiplets de 32 núcleos, mientras que las versiones Zen 6 pueden incorporar hasta ocho chiplets para ofrecer 96 núcleos y 192 hilos. Esto proporciona un margen considerable para combinar procesadores de alta densidad con otros orientados a conseguir un mayor rendimiento por núcleo.

Una de las principales diferencias respecto a SP7 se encuentra en el subsistema de memoria. Venice SP8 dispone de ocho canales DDR5, la mitad que su hermano mayor, pero admite hasta dos módulos DIMM por canal, frente al máximo de uno por canal de SP7. Este planteamiento ofrece alternativas de configuración para sistemas en los que la capacidad instalada y la flexibilidad de ampliación pueden tener más importancia que alcanzar el máximo ancho de banda por procesador. La contrapartida es que el ancho de banda máximo de memoria es inferior al de SP7, una diferencia que deberá considerarse especialmente en aplicaciones que realizan numerosos accesos simultáneos a grandes conjuntos de datos.

En conectividad, sin embargo, SP8 dispone de una ventaja importante: puede ofrecer hasta 128 líneas PCIe 6.0 en configuraciones de un socket, frente a las 96 de SP7. En sistemas de dos sockets, AMD contempla hasta 192 líneas. Esta característica resulta especialmente interesante para servidores con numerosos dispositivos de almacenamiento NVMe, adaptadores de red de alta velocidad o aceleradores conectados mediante PCIe. La posibilidad de combinar una elevada conectividad con distintas configuraciones de núcleos convierte a SP8 en una opción versátil para infraestructuras empresariales, sistemas de almacenamiento y plataformas que necesitan equilibrar capacidad de cálculo, expansión y consumo energético.

Principales especificaciones de AMD EPYC Venice SP8:

• Arquitecturas Zen 6 y Zen 6c.
• Hasta 128 núcleos y 256 hilos con Zen 6c.
• Hasta 96 núcleos y 192 hilos con Zen 6.
• Hasta ocho chiplets Zen 6 o cuatro chiplets Zen 6c.
• Ocho canales de memoria DDR5, con hasta dos DIMM por canal.
• Memoria DDR5-8000 y soporte MRDIMM de hasta 12,8 GT/s.
• Hasta 128 líneas PCIe 6.0 en configuraciones de un socket y 192 en sistemas de dos sockets.
• Compatibilidad con CXL 3.1.
• Configuraciones de uno o dos sockets.
• Socket SP8 de 62,5 × 80 mm y TDP máximo de 400 W.

AMD EPYC Venice-X: la caché como protagonista

No todas las aplicaciones se benefician de la misma manera de aumentar el número de núcleos o la frecuencia de trabajo. En determinados entornos, una parte importante del rendimiento depende de la rapidez con la que el procesador puede acceder a los datos que necesita, especialmente cuando debe reutilizar grandes cantidades de información durante la ejecución de cálculos complejos. Para responder a estas necesidades, AMD ha desarrollado EPYC Venice-X, una variante que incorpora su tecnología 3D V-Cache y eleva la capacidad de memoria caché L3 hasta los 1.152 MB por procesador. Esta configuración puede integrar hasta 96 núcleos Zen 6 y 192 hilos, utilizando la plataforma SP7.

La principal ventaja de esta arquitectura consiste en mantener una mayor cantidad de datos cerca de los núcleos, reduciendo la necesidad de realizar accesos a la memoria principal cuando el conjunto de trabajo puede aprovechar la caché adicional. Este enfoque resulta especialmente interesante en computación de alto rendimiento, simulaciones científicas, análisis de ingeniería y determinadas aplicaciones de cálculo intensivo cuyos patrones de acceso a memoria favorecen el uso de grandes cachés. No obstante, el beneficio dependerá de las características de cada aplicación: disponer de más memoria caché no garantiza por sí mismo una mejora proporcional de rendimiento. Venice-X representa así una especialización dentro de la familia EPYC, orientada a cargas donde la proximidad de los datos y la reducción de accesos a memoria pueden ser tan importantes como la potencia de cálculo disponible.

Principales especificaciones de AMD EPYC Venice-X:

• Arquitectura Zen 6.
• Hasta 96 núcleos y 192 hilos.
• Hasta 1.152 MB de memoria caché L3.
• Tecnología de caché apilada AMD 3D V-Cache.
• Hasta ocho chiplets de procesamiento Zen 6.
• Compatibilidad con la plataforma SP7.
• Orientación a computación de alto rendimiento y cargas especialmente sensibles al acceso a memoria.

AMD EPYC Verano: una arquitectura optimizada para la eficiencia y la IA

EPYC Verano representa la propuesta más diferenciada de esta sexta generación, ya que AMD ha desarrollado una arquitectura específica para responder a las exigencias de los sistemas que acompañan a los aceleradores de inteligencia artificial. En estas infraestructuras, la CPU no se limita a ejecutar aplicaciones convencionales: también debe preparar datos, gestionar operaciones, coordinar recursos y proporcionar servicios a un conjunto de aceleradores que pueden manejar volúmenes extraordinarios de información. Para responder a estas necesidades, Verano utiliza una plataforma de un único socket que admite hasta seis chiplets de procesamiento, con configuraciones de hasta 192 núcleos Zen 6c o 72 núcleos Zen 6.

La principal singularidad de Verano se encuentra en el subsistema de memoria. En lugar de utilizar los canales DDR5 convencionales de SP7 y SP8, incorpora 24 canales de memoria LPDDR5X, con velocidades de hasta 8.533 MT/s, distribuidos mediante una arquitectura específica de controladores de memoria. Esta elección responde a la necesidad de optimizar tanto el movimiento de datos como el consumo energético, dos aspectos especialmente importantes en plataformas donde la CPU debe trabajar junto a aceleradores de alto rendimiento. AMD contempla además el uso de módulos SOCAMM reemplazables, una solución que permite combinar las ventajas de eficiencia de LPDDR5X con una mayor flexibilidad de mantenimiento y configuración que la memoria soldada permanentemente a la placa.

El diseño interno también introduce diferencias importantes. Verano utiliza dos chiplets de entrada y salida y cuatro unidades dedicadas al control de memoria, además de interconexiones avanzadas entre los distintos componentes. Sus chiplets de procesamiento emplean una variante del proceso de 2 nanómetros de TSMC, denominada N2P, mientras que las conexiones internas recurren a tecnologías de empaquetado avanzadas para mejorar la eficiencia de las transferencias de datos. La nueva plataforma SB1 contempla una capacidad de alimentación de hasta 500 vatios y está diseñada para sistemas donde el equilibrio entre procesamiento, ancho de banda y eficiencia energética condiciona directamente el rendimiento del conjunto. Con ello, AMD amplía el alcance de EPYC hacia una categoría de servidores en la que el procesador central debe integrarse de forma especialmente estrecha con las infraestructuras de aceleración de IA.

Principales especificaciones de AMD EPYC Verano:

• Arquitecturas Zen 6 y Zen 6c, con chiplets fabricados mediante TSMC N2P.
• Hasta 192 núcleos y 384 hilos con Zen 6c.
• Hasta 72 núcleos y 144 hilos con Zen 6.
• Hasta seis chiplets de procesamiento.
• 24 canales de memoria LPDDR5X.
• Velocidades de memoria de hasta 8.533 MT/s.
• Memoria mediante módulos SOCAMM reemplazables.
• Hasta 1,5 TB de capacidad de memoria por socket, según AMD.
• Dos chiplets de entrada y salida y cuatro unidades de control de memoria.
• Plataforma SB1 de un único socket, con alimentación de hasta 500 W.
• Diseño orientado a la eficiencia energética y a nodos anfitriones de aceleradores de IA.

Una plataforma completamente renovada

La renovación de AMD EPYC Venice no se limita a las mejoras introducidas en los núcleos de procesamiento. El incremento de la densidad de cálculo y las mayores exigencias de memoria y conectividad han llevado a AMD a rediseñar también la organización interna de sus procesadores. La compañía mantiene su apuesta por una arquitectura modular basada en chiplets, que permite combinar unidades de procesamiento (CCD) con chips especializados en las funciones de entrada y salida (IOD). Esta separación facilita desarrollar diferentes configuraciones a partir de una base tecnológica común, adaptando los recursos disponibles a las necesidades de cada plataforma sin tener que recurrir a un único diseño para toda la familia.

Una de las principales novedades es la utilización de dos chiplets de entrada y salida, con una arquitectura distribuida que permite gestionar un mayor volumen de comunicaciones internas y externas. En la plataforma SP7, por ejemplo, cada IOD incorpora controladores para ocho canales de memoria DDR5, además de las interfaces de alta velocidad y los componentes necesarios para gestionar la comunicación con otros dispositivos. Esta organización permite distribuir las conexiones y el tráfico entre distintas unidades, en lugar de concentrarlos en un único elemento. AMD ha desarrollado diferentes diseños de IOD para adaptarlos a las características de cada plataforma, manteniendo el objetivo de proporcionar suficiente ancho de banda para que el crecimiento de la capacidad de procesamiento no quede limitado por las comunicaciones.

La interconexión entre estos componentes recae en Infinity Fabric de quinta generación, una evolución de la tecnología de comunicación interna de AMD que incorpora mejoras para gestionar el tráfico entre los chiplets de procesamiento y las unidades de entrada y salida. La compañía ha reforzado los caminos de datos, aumentado los recursos disponibles para las comunicaciones y optimizado el tratamiento de determinadas operaciones, especialmente las relacionadas con las escrituras y el intercambio de información necesario para mantener la coherencia entre las memorias caché. Son avances importantes en procesadores que pueden integrar centenares de núcleos, donde la eficiencia de las comunicaciones internas influye directamente en la capacidad de aprovechar los recursos de cálculo disponibles.

Otro elemento relevante es la incorporación de Elevated Fanout Bridges (EFB), una tecnología de interconexión entre chips que forma parte de las mejoras de empaquetado avanzado utilizadas por AMD. Estos puentes permiten aumentar la eficiencia de las transferencias de datos, reduciendo la energía necesaria para transmitir información entre componentes y contribuyendo a disminuir las latencias. La compañía también ha optimizado las transiciones entre los diferentes estados de rendimiento de Infinity Fabric, con el propósito de adaptar más rápidamente su funcionamiento a las necesidades de cada carga de trabajo. El resultado es una arquitectura que busca mejorar el rendimiento de las comunicaciones sin incrementar proporcionalmente su consumo energético.

La gestión de la memoria y la distribución de los recursos también adquieren una importancia especial. Venice está optimizado para configuraciones NPS2 (NUMA Nodes Per Socket), que dividen cada procesador en dos dominios de memoria, aunque también contempla NPS1 y, en determinados modelos, NPS4. Estas alternativas permiten adaptar la organización lógica del sistema a los patrones de acceso a memoria de las aplicaciones, una cuestión particularmente relevante en entornos de virtualización, bases de datos y computación de alto rendimiento. A ello se suman mejoras en la calidad de servicio (QoS), como Frequency Adaptive Spectrum Technology (FAST) y una supervisión más avanzada del ancho de banda de memoria, destinadas a gestionar con mayor precisión la utilización de los recursos compartidos. En conjunto, estas novedades reflejan que el rendimiento de un procesador moderno depende tanto de su capacidad de cálculo como de la eficiencia con la que sus componentes intercambian y gestionan la información.

Memoria y conectividad: DDR5, MRDIMM, PCIe 6.0 y CXL 3.1

El aumento de la capacidad de procesamiento de AMD EPYC Venice exige una evolución equivalente de las tecnologías encargadas de suministrar y transferir los datos. De poco sirve disponer de centenares de núcleos si estos deben permanecer inactivos mientras esperan información de la memoria o de los dispositivos conectados al sistema. Por eso, AMD ha prestado especial atención al ancho de banda de memoria, la capacidad de expansión y la velocidad de las comunicaciones externas, incorporando tecnologías que buscan responder tanto a las exigencias de los grandes centros de datos como a las de la computación de alto rendimiento y las infraestructuras de inteligencia artificial.

La plataforma introduce soporte para memoria DDR5 RDIMM de hasta 8.000 MT/s, una evolución que permite aumentar la velocidad de transferencia respecto a generaciones anteriores. En las configuraciones SP7, sus 16 canales de memoria proporcionan un ancho de banda teórico agregado ligeramente superior a 1 TB/s utilizando módulos de esta velocidad, mientras que SP8 alcanza aproximadamente 512 GB/s con sus ocho canales. AMD contempla además capacidades de hasta 8 TB de memoria por procesador mediante módulos compatibles de alta densidad. Estas características resultan especialmente relevantes en sistemas de virtualización, grandes bases de datos y aplicaciones que necesitan mantener importantes volúmenes de información en memoria principal.

Una de las incorporaciones más destacadas es la compatibilidad con MRDIMM de segunda generación, con velocidades de hasta 12.800 MT/s. Esta tecnología permite aumentar el ancho de banda de memoria mediante una organización que facilita el acceso a los recursos internos de los módulos, superando las limitaciones de velocidad de las configuraciones RDIMM convencionales. Con MRDIMM, el ancho de banda teórico de SP7 asciende hasta 1,6 TB/s por socket, mientras que SP8 puede alcanzar aproximadamente 819 GB/s. El incremento tiene especial interés para aplicaciones científicas, análisis de grandes conjuntos de datos y cargas de IA en las que el rendimiento depende en buena medida de la velocidad con la que los núcleos reciben información. No obstante, estos valores representan capacidades máximas teóricas, y el rendimiento efectivo dependerá de la configuración de memoria y de las características de cada aplicación.

La diversificación de las tecnologías de memoria también alcanza a las configuraciones especializadas. Como hemos visto, Verano utiliza LPDDR5X mediante módulos SOCAMM, una solución con la que AMD pretende reducir el consumo asociado al movimiento de datos sin renunciar a un elevado ancho de banda. Según las estimaciones de la compañía, esta tecnología puede ofrecer un consumo entre un 30 % y un 40 % inferior al de las alternativas DDR5 RDIMM y MRDIMM a igualdad de ancho de banda. La elección refleja una tendencia cada vez más importante en el diseño de servidores: seleccionar las tecnologías de memoria no solamente por su capacidad y velocidad, sino también por su impacto energético y por la naturaleza de las cargas de trabajo que deben atender.

En el terreno de las comunicaciones externas, otra de las grandes novedades es la incorporación de PCI Express 6.0, que duplica la velocidad de transferencia por línea respecto a PCIe 5.0, alcanzando los 64 GT/s. Esta evolución resulta fundamental para conectar dispositivos de almacenamiento NVMe, adaptadores de red y aceleradores que necesitan intercambiar grandes cantidades de información con el procesador. El nuevo estándar introduce además un sistema de transferencia basado en unidades FLIT de 256 bytes, diseñado para gestionar las comunicaciones de alta velocidad. La cantidad de líneas disponibles depende de cada plataforma, pero la combinación de PCIe 6.0 con las nuevas configuraciones de entrada y salida de Venice permite ampliar considerablemente las posibilidades de conectividad de los servidores.

AMD también incorpora mejoras en la flexibilidad y gestión de estas conexiones, incluyendo la posibilidad de dividir enlaces PCIe hasta configuraciones x2, mecanismos avanzados de detección de errores y funciones de conexión y desconexión de dispositivos en caliente. Se añaden capacidades de ordenación de transacciones, sincronización y administración energética que permiten adaptar el funcionamiento de las interfaces a diferentes necesidades. Estas características pueden resultar especialmente útiles en infraestructuras empresariales donde conviven numerosos dispositivos y donde la fiabilidad, la disponibilidad y la capacidad de ampliación son tan importantes como el ancho de banda máximo.

La compatibilidad con CXL 3.1 (Compute Express Link) amplía todavía más las posibilidades de la plataforma, especialmente en la gestión de memoria. Esta tecnología permite conectar recursos de memoria adicionales mediante interfaces de alta velocidad y utilizarlos como una extensión de la capacidad disponible para el procesador. Frente al planteamiento tradicional, en el que la cantidad de memoria depende fundamentalmente de los módulos instalados directamente en los canales DDR5, CXL abre la puerta a configuraciones con varios terabytes adicionales y a una gestión más flexible de los recursos. AMD contempla también mecanismos de distribución del tráfico, control de calidad de servicio y movimiento de datos que permiten aprovechar estas capacidades en diferentes escenarios de utilización.

El interés de CXL no reside únicamente en ampliar la memoria, sino también en optimizar los costes y adaptar la capacidad instalada a las necesidades reales de cada aplicación. AMD plantea configuraciones de expansión con un coste por gigabyte considerablemente inferior al de determinadas alternativas DDR5, aunque los beneficios económicos y de rendimiento dependerán de la tecnología utilizada, la latencia de acceso y los patrones de trabajo. La memoria conectada mediante CXL no sustituye automáticamente a la DRAM local en todas las aplicaciones, pero ofrece nuevas posibilidades para construir infraestructuras de mayor capacidad. Esta búsqueda de alternativas para aprovechar mejor los recursos de memoria también está detrás de AMD MEXT, una tecnología que propone un enfoque diferente y complementario mediante la utilización de almacenamiento flash.

Rendimiento: qué cambia frente a EPYC Turin

La llegada de AMD EPYC Venice supone un importante salto generacional en términos de capacidad de procesamiento, pero evaluar su alcance requiere ir más allá del número de núcleos o las frecuencias máximas. La combinación de las arquitecturas Zen 6 y Zen 6c, una mayor cantidad de memoria caché y las mejoras introducidas en las comunicaciones internas y el subsistema de memoria permite abordar cargas de trabajo más exigentes. Para ilustrar estos avances, AMD ha presentado una serie de pruebas comparativas frente a EPYC Turin, su generación anterior, que muestran diferencias significativas dependiendo del tipo de operación y de los recursos que utiliza cada aplicación.

En las pruebas de rendimiento general, la compañía anuncia hasta el doble de rendimiento en cálculo entero y 2,4 veces el rendimiento en coma flotante, utilizando respectivamente las pruebas SPECint 2026 y SPECfp 2026. Estos resultados reflejan la capacidad de procesamiento de las configuraciones evaluadas, y no deben interpretarse como incrementos equivalentes del rendimiento por núcleo. La mayor densidad de procesamiento de Venice desempeña un papel importante, especialmente en aplicaciones capaces de distribuir su trabajo entre numerosos hilos de ejecución. En entornos empresariales, estas mejoras pueden resultar relevantes para servidores de aplicaciones, bases de datos, virtualización y servicios cloud que necesitan aumentar su capacidad de procesamiento sin incrementar proporcionalmente el número de sistemas físicos.

Una de las diferencias más destacadas aparece en el rendimiento del subsistema de memoria. Según AMD, Venice consigue hasta 2,7 veces el ancho de banda medido con STREAM frente a Turin, una prueba utilizada para evaluar la velocidad efectiva de transferencia entre el procesador y la memoria principal. Este resultado está relacionado con la evolución de los controladores, el incremento de canales disponibles y el soporte para módulos de memoria más rápidos. Es importante distinguirlo del aumento del ancho de banda teórico de la plataforma, ya que STREAM mide el comportamiento de una carga concreta y sus resultados dependen de la configuración del sistema. En cualquier caso, disponer de mayor ancho de banda resulta especialmente importante cuando numerosos núcleos necesitan acceder simultáneamente a grandes volúmenes de información.

Las mejoras también alcanzan a la computación de alto rendimiento, aunque con diferencias que permiten comprender mejor cómo se comportan las distintas aplicaciones. En las pruebas presentadas por AMD, EPYC Venice alcanza un rendimiento 1,4 veces superior en HPL y 1,3 veces superior en DGEMM respecto a Turin. La primera utiliza Linpack para resolver sistemas de ecuaciones lineales y evaluar la capacidad de cálculo de una plataforma, mientras que la segunda se centra en operaciones de multiplicación de matrices en doble precisión. Ambas son referencias relevantes para determinados entornos científicos y de ingeniería, pero sus resultados muestran que el incremento de potencia no se traduce de manera uniforme en todas las cargas. El comportamiento depende de factores como la paralelización, el aprovechamiento de las unidades de ejecución y la relación entre el cálculo realizado y los movimientos de datos.

Estas diferencias son especialmente importantes al trasladar las cifras a escenarios empresariales. Las organizaciones que ejecutan numerosos servicios independientes pueden beneficiarse del aumento de densidad y del rendimiento agregado por socket, mientras que las aplicaciones científicas, los cálculos de ingeniería o determinadas bases de datos pueden depender en mayor medida del ancho de banda de memoria, la latencia y la eficiencia de las comunicaciones internas. También influye la capacidad del software para distribuir adecuadamente las operaciones entre los núcleos y aprovechar la jerarquía de cachés. El verdadero alcance de Venice reside, por tanto, en la combinación de mejoras arquitectónicas y recursos de plataforma, más que en una única cifra de rendimiento aplicable a cualquier situación.

La propia diversidad de la familia EPYC introduce otra consideración. Las configuraciones Zen 6c de alta densidad están especialmente orientadas a maximizar el rendimiento agregado y la cantidad de trabajo ejecutado por socket, mientras que las variantes Zen 6 priorizan frecuencias más elevadas y un mayor rendimiento por núcleo. Venice-X añade la posibilidad de acelerar determinadas cargas mediante una cantidad extraordinaria de caché L3, y Verano responde a exigencias específicas de los sistemas de inteligencia artificial. Esto significa que la elección del procesador adecuado puede resultar tan importante como las mejoras generacionales, especialmente cuando intervienen factores como el coste de las licencias por núcleo, la utilización efectiva de los recursos y los requisitos de latencia.

Conviene, en cualquier caso, interpretar las cifras presentadas por AMD dentro de su contexto. Los resultados anunciados proceden de pruebas seleccionadas por el fabricante y las diapositivas de síntesis no detallan todas las configuraciones y condiciones necesarias para reproducir las comparaciones. Por ello, no deben considerarse mejoras garantizadas para cualquier aplicación ni sustituir a las evaluaciones sobre cargas reales. Para los responsables de infraestructura, el interés de EPYC Venice estará en determinar hasta qué punto ese incremento de capacidad permite consolidar servicios, acelerar procesos o ampliar las posibilidades de sus centros de datos, considerando también el consumo energético, las necesidades de refrigeración y el coste total de propiedad.

Eficiencia energética y gestión inteligente de los recursos

El aumento de la capacidad de cálculo de AMD EPYC Venice llega acompañado de una preocupación cada vez mayor por el consumo energético de los centros de datos. El crecimiento de las infraestructuras de inteligencia artificial y la necesidad de concentrar más procesamiento en cada instalación están convirtiendo la disponibilidad de energía en uno de los principales condicionantes de su expansión. El problema no reside únicamente en cuánto consume un servidor a plena carga, sino también en cómo se distribuye y aprovecha la potencia eléctrica disponible cuando las cargas de trabajo varían a lo largo del tiempo. Según los escenarios ilustrativos presentados por AMD, las estrategias tradicionales de aprovisionamiento pueden dejar sin utilizar entre un 15 % y un 25 % de la capacidad energética de determinados racks, al reservar recursos para situaciones de máxima demanda que no siempre llegan a producirse.

Para afrontar este problema, la compañía ha desarrollado Unified Power Provisioning (UPP), una tecnología que permite gestionar de forma conjunta el presupuesto energético del procesador y los módulos de memoria. Tradicionalmente, los límites de potencia de estos componentes se establecen considerando escenarios de consumo elevado, aunque sus necesidades reales pueden variar considerablemente según el tipo de aplicación. UPP introduce una gestión más flexible del presupuesto combinado, permitiendo ajustar la potencia asignada al conjunto y aprovechar mejor los márgenes disponibles. AMD plantea que esta optimización puede facilitar la instalación de uno o dos servidores adicionales en un rack de 35 kW, aunque se trata de una estimación basada en configuraciones concretas, no de una mejora garantizada para cualquier instalación.

La segunda tecnología es Utilization-Based Power Scaling (UBPS), que aborda el consumo desde una perspectiva diferente: adaptar la potencia utilizada a la cantidad de núcleos que están realizando trabajo efectivo. En un centro de datos, los servidores no funcionan permanentemente al máximo de su capacidad, y mantener un presupuesto energético dimensionado para las situaciones más exigentes puede limitar las posibilidades de optimización. UBPS permite ajustar el consumo en función de la actividad del procesador, reduciéndolo cuando disminuye el número de núcleos activos y recuperando la capacidad de procesamiento cuando aumenta la demanda. El objetivo es reducir el gasto energético durante los periodos de utilización parcial sin imponer restricciones permanentes que comprometan el rendimiento en los momentos de máxima actividad.

Este planteamiento resulta especialmente interesante en infraestructuras cloud y entornos empresariales donde conviven servicios con patrones de utilización muy diferentes. Una aplicación puede presentar una demanda relativamente estable, mientras que otra necesita aumentar rápidamente su capacidad durante determinados periodos. En estos escenarios, establecer límites de potencia demasiado conservadores puede perjudicar los tiempos de respuesta, mientras que mantener márgenes excesivos dificulta aprovechar toda la capacidad energética disponible. La gestión dinámica que propone UBPS busca encontrar un equilibrio entre ambas situaciones, aunque sus beneficios dependerán de los perfiles de carga, la configuración del sistema y la rapidez con la que cambien las necesidades de procesamiento.

La tercera propuesta, Frequency Adaptive Spectrum Technology (FAST), introduce un mecanismo de diferenciación del rendimiento dentro de un mismo procesador. Esta tecnología permite establecer diferentes niveles mínimos de frecuencia para grupos de núcleos, de manera que una única CPU pueda atender cargas con distintas exigencias de velocidad y capacidad de cálculo. El planteamiento responde a una situación habitual en los centros de datos: algunas aplicaciones necesitan frecuencias elevadas y tiempos de respuesta reducidos, mientras que otras priorizan la ejecución simultánea de numerosos procesos y el rendimiento agregado. FAST permite combinar ambos perfiles sin depender necesariamente de procesadores físicos diferentes para cada categoría de servicio, ofreciendo mayor flexibilidad para organizar los recursos de computación.

Las implicaciones de esta capacidad van más allá de la gestión energética. Para los proveedores de servicios cloud y las organizaciones que administran grandes parques de servidores, utilizar una misma plataforma física para ofrecer diferentes niveles de rendimiento puede simplificar el inventario, reducir las necesidades de validación y facilitar la adaptación a cambios en la demanda. AMD también plantea ventajas relacionadas con la optimización de los costes de licencias de software, aunque estas dependerán de las condiciones de cada fabricante y de cómo se contabilicen los recursos asignados. La posibilidad de configurar distintos perfiles de rendimiento no implica, por sí sola, una reducción automática de esos costes.

UPP, UBPS y FAST forman parte de una estrategia común, pero actúan sobre dimensiones diferentes de la gestión del procesador. UPP determina cómo aprovechar el presupuesto energético conjunto, UBPS adapta la potencia al nivel de utilización y FAST permite distribuir diferentes perfiles de rendimiento entre grupos de núcleos. AMD destaca que estas capacidades pueden combinarse y configurarse mediante mecanismos de gestión integrados en la plataforma, sin necesidad de rediseñar físicamente los racks. La finalidad es proporcionar a los operadores un mayor control sobre la relación entre rendimiento, potencia y capacidad instalada, algo especialmente relevante en centros de datos donde la disponibilidad de suministro eléctrico limita las posibilidades de crecimiento.

En cualquier caso, la eficiencia energética debe evaluarse desde una perspectiva más amplia que el consumo del procesador. La memoria, los dispositivos de almacenamiento, las redes y los sistemas de refrigeración también contribuyen al gasto energético de una instalación, y las ventajas de concentrar más cargas de trabajo en menos servidores dependerán de su utilización efectiva. El verdadero potencial de estas tecnologías estará en permitir que las organizaciones obtengan más capacidad de procesamiento de la infraestructura disponible, manteniendo el rendimiento y los niveles de servicio que necesitan sus aplicaciones. Para comprobarlo será necesario evaluar los consumos reales, los perfiles de utilización y las posibilidades de consolidación de cada entorno, en lugar de trasladar directamente las estimaciones del fabricante a cualquier centro de datos.

Seguridad, computación confidencial y fiabilidad

La seguridad se ha convertido en un elemento fundamental del diseño de los procesadores para servidores, especialmente en infraestructuras cloud donde diferentes organizaciones comparten recursos físicos y ejecutan cargas de trabajo con información sensible. La expansión de la inteligencia artificial añade nuevas exigencias relacionadas con la protección de los datos, la integridad de los sistemas y la confianza en los componentes que intervienen en su procesamiento. En este contexto, AMD EPYC Venice incorpora una arquitectura de seguridad que abarca desde el arranque del sistema hasta la ejecución de las aplicaciones y las comunicaciones con otros dispositivos, acompañada de mejoras en los mecanismos de fiabilidad y recuperación ante errores.

Uno de sus componentes centrales es la incorporación de Caliptra 1.2 como raíz de confianza hardware (Root of Trust), una tecnología de código abierto destinada a proporcionar una base verificable para la identidad y la integridad de la plataforma. Sobre ella se apoyan mecanismos de arranque seguro, medición de los componentes inicializados y atestación, que permiten comprobar el estado del sistema antes de confiarle determinadas operaciones. AMD también introduce mejoras en la trazabilidad de los dispositivos a lo largo de su fabricación, utilizando metadatos protegidos y firmas criptográficas para facilitar la verificación de su procedencia. Estas capacidades resultan especialmente relevantes en entornos empresariales donde la protección de la cadena de suministro y la comprobación de la integridad del hardware adquieren tanta importancia como la seguridad del software.

La computación confidencial constituye otro de los grandes pilares de Venice. La plataforma amplía las capacidades de AMD Secure Encrypted Virtualization (SEV) y SEV-SNP, tecnologías que permiten proteger la memoria de las máquinas virtuales y reforzar su aislamiento frente a accesos no autorizados desde otros componentes del sistema, incluido el hipervisor. A ellas se suma SEV-TIO, concebida para extender las garantías de confidencialidad a las comunicaciones con dispositivos de entrada y salida compatibles. AMD contempla además la protección de memoria conectada mediante CXL y la integración con dispositivos PCIe que admitan los mecanismos correspondientes de aislamiento y seguridad. El objetivo es facilitar la ejecución de cargas sensibles en infraestructuras compartidas, reduciendo la exposición de los datos durante su procesamiento y sus transferencias.

Estas mejoras también buscan hacer más flexible la implantación de la computación confidencial. Venice permite combinar máquinas virtuales protegidas mediante SEV-SNP con otras que utilizan mecanismos convencionales de virtualización, e incorpora optimizaciones destinadas a facilitar su coexistencia y migración en vivo. Esta posibilidad resulta importante para los operadores de centros de datos, que necesitan ofrecer diferentes niveles de protección sin mantener necesariamente infraestructuras físicas separadas. Asimismo, el cifrado de los enlaces PCIe mediante IDE y la protección de determinadas comunicaciones entre procesadores y aceleradores permiten extender las medidas de seguridad más allá de la memoria principal. En sistemas de inteligencia artificial, donde los datos pueden circular entre CPUs, GPUs y otros dispositivos especializados, proteger estas comunicaciones constituye una parte esencial de la arquitectura.

AMD también ha prestado atención a la evolución de las amenazas criptográficas mediante una plataforma preparada para incorporar criptografía poscuántica (PQC). Venice introduce mecanismos de agilidad criptográfica que permiten utilizar diferentes algoritmos y evolucionar hacia esquemas resistentes a los ataques asociados a futuros ordenadores cuánticos. Esto no significa que todas las aplicaciones ejecutadas sobre estos procesadores dispongan automáticamente de protección poscuántica, pero proporciona una base tecnológica para facilitar esa transición. A ello se añaden funciones de autorización del propietario y gestión de claves propias (Bring Your Own Keys), con las que las organizaciones pueden establecer sus propias políticas de confianza, vincular la plataforma a sus infraestructuras de certificación y realizar procesos de atestación sin depender necesariamente de comunicaciones con servicios externos del fabricante.

La fiabilidad constituye el otro gran ámbito de mejora, especialmente importante en sistemas que deben funcionar de manera continua y donde un error de hardware puede afectar a numerosos servicios. Bajo el conjunto de tecnologías RAS (Reliability, Availability and Serviceability), AMD ha ampliado los mecanismos de detección, notificación y gestión de errores asociados a la memoria, las conexiones PCIe, los dispositivos CXL y la propia arquitectura del procesador. Venice incorpora mejoras en la resistencia de los enlaces Infinity Fabric, capacidades de notificación más detalladas y mecanismos de inyección de errores que facilitan las pruebas de recuperación y validación. La plataforma también está preparada para integrarse con las interfaces RAS promovidas por Open Compute Project (OCP), favoreciendo una gestión más estandarizada de los incidentes en grandes infraestructuras.

Una de las novedades más interesantes en este terreno es la incorporación de SMI-free RAS, un planteamiento que utiliza un microcontrolador dedicado para gestionar determinadas funciones de fiabilidad sin depender de las interrupciones tradicionales de gestión del sistema (SMI). Estas interrupciones pueden introducir pausas en la ejecución del software, lo que representa un problema para aplicaciones especialmente sensibles a las variaciones de latencia. Al trasladar parte de estas operaciones a un componente especializado, AMD busca proporcionar tiempos de respuesta más predecibles y reducir la interferencia de las tareas de mantenimiento y recuperación sobre las cargas de trabajo. Esta característica puede resultar especialmente valiosa en servicios empresariales críticos, virtualización y aplicaciones que necesitan mantener niveles de rendimiento y disponibilidad consistentes.

La estrategia de seguridad de Venice contempla, finalmente, todo el ciclo de vida de la plataforma, desde la fabricación y el aprovisionamiento inicial hasta las actualizaciones de firmware y su retirada de servicio. AMD incorpora mecanismos de mantenimiento y recuperación, tanto locales como remotos, y contempla auditorías independientes mediante iniciativas como OCP S.A.F.E. No obstante, la presencia de estas tecnologías no elimina la necesidad de una configuración adecuada, una gestión rigurosa de las claves y una política de actualizaciones y supervisión continua. Para las organizaciones, el valor de estas mejoras estará en la posibilidad de construir infraestructuras más resistentes y verificables, capaces de proteger cargas de trabajo sensibles sin renunciar a la escalabilidad y flexibilidad que requieren los centros de datos modernos.

El papel de Venice en la próxima generación de centros de datos

La sexta generación de AMD EPYC llega en un momento en el que las necesidades de los centros de datos están cambiando a una velocidad difícil de acompañar mediante los modelos tradicionales de ampliación de infraestructura. El crecimiento de los servicios digitales, la consolidación de entornos cloud y, especialmente, la expansión de la inteligencia artificial están incrementando la demanda de procesamiento, memoria y comunicaciones. Sin embargo, las limitaciones de espacio, suministro eléctrico y presupuesto dificultan responder a estas necesidades simplemente incorporando más servidores. EPYC Venice representa la apuesta de AMD por una evolución en la que la densidad de cálculo, la especialización del hardware y la eficiencia operativa adquieren tanta importancia como el rendimiento individual de los procesadores.

Uno de los escenarios que mejor ilustra esta transformación es el desarrollo de la inteligencia artificial agéntica. Frente a los sistemas basados principalmente en consultas y respuestas, los agentes de IA incorporan procesos de planificación, recuperación de información, utilización de herramientas, verificación y coordinación de tareas que requieren recursos informáticos adicionales. Aunque las GPU mantienen un papel fundamental en la ejecución de los modelos de inteligencia artificial, las CPU adquieren mayor protagonismo en la orquestación de agentes, la gestión de datos y la ejecución de servicios complementarios. AMD considera que esta evolución impulsará una demanda creciente de procesadores para servidores, especialmente en infraestructuras capaces de ejecutar simultáneamente numerosos agentes y aplicaciones empresariales. Venice está diseñado para responder a ese escenario, tanto mediante configuraciones de alta densidad como con procesadores especializados en dar servicio a los sistemas de aceleración.

La modernización de las infraestructuras tradicionales representa otra oportunidad importante. Para muchas organizaciones, actualizar sus servidores no consiste únicamente en sustituir equipos antiguos por otros más rápidos, sino en reconsiderar cómo distribuyen las cargas de trabajo y qué recursos necesitan realmente. El aumento del rendimiento por socket puede facilitar la consolidación de sistemas, reducir las necesidades de espacio y simplificar determinadas tareas de administración. No obstante, el ahorro económico dependerá de factores que van mucho más allá del procesador, como las licencias de software, la capacidad de memoria requerida, los costes de migración y el consumo del conjunto de la instalación. Una mayor densidad de núcleos no siempre implica un menor coste por aplicación, especialmente cuando las condiciones de licenciamiento o los requisitos de rendimiento por núcleo condicionan la elección del hardware.

La diversificación de la familia EPYC también refleja una tendencia hacia infraestructuras cada vez más especializadas. Los entornos de virtualización masiva, las plataformas de almacenamiento, los sistemas de simulación científica y los nodos que acompañan a los aceleradores de IA no necesitan necesariamente la misma combinación de recursos. AMD busca responder a estas diferencias mediante procesadores que comparten una base arquitectónica, pero adoptan configuraciones específicas para priorizar distintos objetivos. Esta estrategia puede facilitar que los responsables de TI seleccionen plataformas más ajustadas a sus necesidades, aunque también exige analizar cuidadosamente las características de cada carga de trabajo y evitar que la búsqueda del máximo rendimiento teórico conduzca a configuraciones sobredimensionadas.

El éxito de Venice dependerá igualmente de su integración en el ecosistema empresarial. La colaboración con fabricantes de servidores, proveedores de servicios cloud y desarrolladores de software será fundamental para trasladar sus capacidades a productos y soluciones utilizables en entornos de producción. AMD cuenta con relaciones establecidas con importantes actores de estos mercados, pero la disponibilidad de plataformas validadas, la compatibilidad con las aplicaciones existentes y la madurez de las herramientas de administración seguirán siendo factores decisivos. Las organizaciones tendrán que evaluar también la adaptación de sus infraestructuras eléctricas y de refrigeración, las necesidades de actualización del software y las posibles diferencias de comportamiento respecto a las generaciones anteriores. Las ventajas anunciadas por el fabricante deberán contrastarse mediante pruebas que reproduzcan las condiciones reales de utilización.

En definitiva, AMD EPYC Venice supone algo más que un incremento de núcleos y rendimiento respecto a Turin. La nueva generación reúne avances arquitectónicos, tecnologías de memoria y conectividad, mecanismos de seguridad y herramientas de gestión energética que responden a una transformación más profunda del mercado de servidores. Su propuesta pone de manifiesto que el futuro de los centros de datos no dependerá exclusivamente de disponer de procesadores cada vez más potentes, sino de aprovechar mejor los recursos que integran cada sistema. La verdadera medida del progreso estará en la capacidad de convertir esas mejoras tecnológicas en infraestructuras más eficientes, flexibles y económicamente viables, capaces de atender una demanda de computación que seguirá creciendo sin que necesariamente lo hagan al mismo ritmo los recursos disponibles.